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Logical effort

Elettronica lineare e digitale: didattica ed applicazioni

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[1] Logical effort

Messaggioda Foto UtenteIanero » 19 mar 2017, 17:03

Siccome non ho trovato neanche mezzo esercizio sul logical effort, me ne sono inventato uno e chiedo se il mio modo di procedere è corretto.

Voglio stimare il ritardo di questa struttura:



facciamo che utilizzo logica statica convenzionale CMOS per realizzare le porte logiche, ovvero la and sarà cosi:



e la or:



quindi:

d=d_1+d_2=g_1h_1+p_1+g_2h_2+p_2

Per la and ho:

g_1=\frac{5}{3}

h_1=\frac{4}{5}

p_1=\frac{6}{3}

per la or:

g_2=\frac{4}{3}

h_2=\frac{W_{L}}{4}

p_2=\frac{6}{3}

da cui:

d=\frac{16+W_{L}}{3}


I passaggi sono corretti o c'è qualche errore concettuale?

Grazie in anticipo.
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[2] Re: Logical effort

Messaggioda Foto UtenteIanero » 13 mag 2017, 19:25

Qualcuno sa applicare il metodo del logical effort a questo circuito? (MUX a pass transistor)



:?:
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[3] Re: Logical effort

Messaggioda Foto UtenteGidl » 14 mag 2017, 8:48

Ti ho mandato una email in posta che potrebbe aiutarti a capire... ;-)
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[4] Re: Logical effort

Messaggioda Foto UtenteIanero » 14 mag 2017, 9:39

Molto gentile, ti ringrazio.

Ho letto e in quel pdf ci sono solo esempi di applicazione del metodo in circuiti formati da porte logiche in tecnologia CMOS statica.

Non c'è un esempio di applicazione del metodo su logiche dinamiche o a pass transistor. :(
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